軟件測試知識帖(71-84）

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  mso-pagination:lines-together;page-break-after:avoid">第80貼【2004－8－11】：基于邊界掃描機制的標準化設計

  第三代可測試性設計技術：基于邊界掃描機制的標準化設計

  鑒于結構化可測試性設計方法的一些缺點，有必要開發一種更為簡單的、標準化的可測試性設計方法。為此，從1986～1988年，以歐洲和北美會員為主的聯合測試行動組織（JTAG：joint test action group）率先開展了邊界掃描技術的研究，提出了一系列邊界掃描標準草案。1990年，IEEE組織和JTAG組織共同推出了IEEE

  1149.1邊界掃描標準［18,19］。

  IEEE

  1149.1定義了一種標準的邊界掃描結構及其測試接口，其主要思想是：通過在內部邏輯之間，即邊界上增加邊界掃描單元，實現對狀態的串行設定和讀取，從而提供芯片級、板級、系統級的標準測試框架。邊界掃描機制可以實現下列目標：

  (1)

  測試不同單元之間的連接；

  (2)

  測試單元的功能；

  (3)

  應用邊界掃描寄存器完成其他測試功能，如偽隨機測試、特征分析、靜態測試等；

邊界掃描機制提供了一種完整的、標準化的可測試性設計方法。自從邊界掃描標準出現以來，市場上支持邊界掃描機制及設計開發軟件與日俱增，其應用越來越廣泛。需要指出的是，邊界掃描機制適用于集成度比較高的單元，對于集成度較低的而言，采用結構化可測試性設計方法有可能會得到更為優化的設計結。

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  mso-pagination:lines-together;page-break-after:avoid">第81貼【2004－8－12】：新的可測試性設計思想

  隨著科技與經濟的發展，為提高產品的質量和競爭力，傳統的縱向設計流程必然讓位于“并行工程”設計。在并行工程設計環境下，可測試性技術的內涵與設計策略得到了拓展與豐富。在并行工程設計環境下，測試不僅包括了傳統意義上的制造階段以質量保證為目的的測試和使用階段以診斷維修為目的的測試，而且還包含了產品設計實現階段以設計驗證為目的的測試，以及產品的概念設計和體系結構設計中的可測試性設計過程。并行工程設計環境下可測試性設計策略主要包括：系統可測試性的分級建模與描述策略、可測試性的遞階設計策略以及基于虛擬測試技術的可測試性設計驗證策略。

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  mso-pagination:lines-together;page-break-after:avoid">第82貼【2004－8－13】：新的可測試性機制體系結構

  90年代中期推出的遞階集成BIT（HIBIT：hierarchical and integrated BIT）是一種新型的系統級可測試性設計策略，它又被稱為第四代的測試性設計技術。所謂HIBIT設計是指所設計的可測試性機制具備同系統一樣的遞階層次結構，即具備包括系統級、子系統級（LRU）、電路板級、多芯片模塊級（MCM）和芯片級的層次結構，不同層次的可測試性機制之間通過測試總線相連，實質上，HIBIT技術是邊界掃描技術的一種延伸，在HIBIT中，板級測試利用IEEE 1149.1邊界掃描標準進行，而設備級、系統級的測試則通過IEEE 1149.5 MTM總線進行。

  采用分級遞階與集成可測試性機制便于進行“并行工程”的設計與開發，其主要優點是：便于測試性需求指標的分級分配；便于實現測試復用；便于實現并行分布式的測試進程，提高測試速度。實際上，HIBIT的最大特點就是引入了“并行過程”的設計思想，在HIBIT中采用了并行設計、可復用設計以及虛擬原型設計等并行工程設計方法，這是可測試性設計思想的一次飛躍。