高端路由器設計需要考慮的數據緩沖器問題

面積和成本

在設計緩沖器時，器件成本和板卡空間也是要考慮的因素。通過分析FIFO和FPGA 中存儲器相關的單位比特成本，可以看出兩種技術中的存儲器成本在達到256K之前保持在非常相似的水平(見圖3)。然而，FIFO 中的單位比特成本是隨著密度的增加而穩定下降的，但是 FPGA 中存儲器成本的增速很快。密度為 1 Mb 以上的 FPGA 存儲器就變得過于昂貴了。 



                            圖3 FPGA和分立FIFO方案的成本對比 

這種成本差異是非常令人吃驚的。當設計師被迫在 FPGA 設計中添加更多數量的存儲器時，他們必須支付額外的存儲器和嵌入到更高密度器件中的額外邏輯的成本。采用分立的 FIFO則可以穩定地增加密度。

封裝面積和引腳也是需要考慮的重要內容。在低密度情況下,把緩沖器集成到單個 FPGA中可以實現更緊湊的引腳布局。然而，隨著 FPGA密度和引腳數量的增加，這種折衷的效果并不明顯。用大型的 8 M 門 FPGA 實現數據緩沖器需要設計師在電路板上焊接一個 1152 引腳 的 BGA，另一方面，不論存儲器密度如何，采用比較簡單的 256 引腳 BGA封裝的FIFO即可達到相同的效果。 

結語

隨著數據速率的持續上升，數據緩沖器設計將在優化網絡性能方面扮演重要的角色。通過分析所有的設計選擇，并利用現成的分立器件和可編程邏輯器件的獨特性能，設計師可以用盡可能低的成本構建高性能的解決方案。

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