例如，許多工程師沒有意識到，基于 FPGA 的解決方案的性能會隨著滿足應用需求的數據緩存大小的改變而變化。雖然現在的FPGA 可以更高的時鐘速率運行，當設計師把越來越多的 FIFO 映射到 FPGA 時，他們面臨重大的性能局限性。設計師會使用來自 FPGA 供應商的工具，自動地將多個 FIFO 映射到單個物理存儲器塊中，并創建在不同的FIFO之間時域復用所需的邏輯。然而，采用這種復用方法，會使每個FIFO端口的工作頻率與映射到設計中的 FIFO 數量成反比。這是因為當每個 FIFO 獨立運行時，整個存儲帶寬是共享的。當 FIFO 器件的讀寫操作開始時，時序電路會在快速的 TDM 時鐘域中訪問物理存儲器。為了完成每次存儲器的存取，時序器必須將信息傳回到FIFO端口的時鐘域。隨著 FPGA 中FIFO 數量的增加，時序電路的速度和時鐘域傳輸的數量將會嚴重限制 FIFO 的性能。因此，一些FPGA供應商建議設計師把器件采用的 FIFO 的數量控制在10個之內�！�
高性能城域邊緣網路由器設計的存儲器密度也會影響 FPGA 的性能。為了充分發揮性能，設計師很自然地優先選擇內嵌的數據緩沖器。所以，許多設計師選擇采用更高密度的 FPGA 來滿足大型數據緩沖器的存儲需求。