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用于移動通信設備的MPL物理層技術
引言
現有的接口技術如低電壓差分信號傳輸(LVDS)、更低擺幅差分信號傳輸(RSDS)及CMADS雖然仍可滿足上一代筆記本計算機的要求，在某種程度上節省用電，減少這類產品的互連線路，并減低其電磁干擾，但對于正在開發中的新一代蜂窩式移動電話及個人數字助理，
現有的接口技術便無法滿足其要求，因為新一代產品的設計要求更低的功率、更少互連線路以及更低的電磁干擾。移動像素鏈路 (MPL) 可為接收及發送視頻的輸入/輸出端口提供一個高性能的通信接口，而這種接口具有以下三大優點：更少的連線(只有兩條活躍線路)、功率低以及電磁干擾極為微弱。
MPL 鏈路簡介
為了確保系統操作時可以充分發揮低功率及低電磁干擾的優點，MPL 鏈路技術利用較低的電流來傳送信號，而這兩個邏輯電平的高低取決于接收器傳送給發送器的電流究竟是強還是弱。這兩條電流可視為一條電流，在上層流動的是交流電電流，在下層流動的則是直流偏壓電流，上下層電流的典型值分別為 150mA 及 450mA。換言之，這兩條電流可分為一條在上層流動的交流電電流 ((150mA) 以及另一條在下層流動的直流電流(300mA)。
MPL 的技術規格對高低電流有清楚的界定，高電流(即450mA)屬于邏輯低電平，而低電流(150mA)則屬于邏輯高電平。電流先由驅動器接收，然后通過MG(MSSA)管腳傳送回接收器。MPL接地的附近應有一條低阻抗的路徑，而這條路徑應回到其起點 (即接收器)。此外，將接地設于信號傳送線路的附近有助縮小信號傳送線路的覆蓋面積，而且由于采用電流模式開關，加上電流量較低，以及較小的覆蓋面積，因此產生的電磁干擾也較少。
MPL 鏈路比其它信號傳輸標準更優勝，例如MPL鏈路傳送的電流比LVDS低(前者為300mA而后者為3.5mA)；MPL的20mV電壓擺幅也比 LVDS 的 350mV低。這兩個優點有助減低功耗及噪音。鏈路通電時，從屬芯片隨即啟動，其電流由驅動器拉至適當的水平。這樣可以確保 MPL 鏈路無論從哪一個方向傳送信號，信號都可保持完整無缺，而且抵抗噪音干擾的能力也可獲得進一步加強。
美國國家半導體采用 WhisperBus 技術作為MPL鏈路的物理層。一直以來，屏幕較大的薄膜晶體管(TFT)液晶顯示器都采用類似 WhisperBus 的技術，而便攜式電子產品也基于同樣的理由采用這種技術。MPL鏈路除了保留 WhisperBus 物理層的基本功能之外，還設有自己的移動通信協議(截至 2004 年有關協議仍在制定中)，以及另外再添加節能(睡眠)模式及雙向數據傳輸功能。圖 1 所示的是基本的 MPL 鏈路。主控器設于主機(BBP、微處理器或圖像處理器)之旁，而從屬芯片則緊貼顯示器或目標裝置。
MPL 線路驅動器
MPL 線路驅動器設有一個雙狀態的電流接收器。電流的大小取決于輸入的狀態 (LVCMOS)。線路的電壓由 MPL 鏈路上的接收器而非線路驅動器負責設定。由于線路驅動器可在廣闊的接收電壓范圍內操作，因此如有設計上的需要，線路驅動器及接收器可以分別由不同的供電干線為其提供電源。接收器的電源也可關閉，以便將線路電流調低至零，以支持極低功率的睡眠模式或 MPL 的關閉狀態。圖 2 所示的是已簡化的線路驅動器電路圖。若 DEnable* (內部信號) 處于邏輯低電平 (LOW)，Idata 開關便與 MPL 信號線路連接一起，而驅動器會接收較強的電流 (Idata)。若 Din 內部信號處于邏輯低電平 (LOW)，2Idata 也會通過開關輸入線路，令 3Idata 的電流改由驅動器接收。若 Din 處于邏輯高電平，2Idata 開關會斷開，以便進入另一狀態 (Idata)。若兩個開關都斷開 (DEnable* = High)，驅動器會關閉，驅動器便不會接收任何電流。理論上，按照 MPL 標準的規定，邏輯低電平屬較高電流(3 x Idata)，而邏輯高電平則屬較低電流 (1 x Idata)。進行初步測試時，MPL 測試芯片(LM2500)的電流(Idata)可設定在 100(A 至 200mA 的范圍內。驅動器采用低電壓的設計，可以支持低至只有幾百 mV 的核心干線電壓。此外，電流會經過 MPL 接地(MG)直接回流。以驅動器的設計來說，MC(時鐘)輸出與 MD(數據)輸出實際相同。
MPL 接收器
MPL 接收器負責測定總線的電流狀態，并將電流轉為電壓，然后不管電路是否已通電，再將電壓提升至標準的邏輯電路電平。此外，接收器也有自己的線路終端裝置，因此系統無需加設外接的終端電阻，有助精簡系統設計，以及節省印刷電路板的板面空間。這款接收器也內置電流傳感電路，一旦感測到任何信號，傳感器會向從屬芯片發出信號，要求有關芯片開啟或關閉電源供應。如果線路連接已中斷，主控器會監控 MD 線路的電流，以便清楚知道從屬芯片是否已發出服務請求。
MPL 收發器
線路驅動器及接收器可以集成一起，成為收發器。以主控器為例來說，一般會以線路驅動器為 MD 的預設裝設。系統會關閉接收器區段的電流供應，以減低其用電量。處理Read_Data 時，系統也可關閉主控器的MD線路驅動器，以中斷驅動器與總線之間的聯系。讀取數據時，數據會逆向傳送，線路驅動器的電源供應也會隨即中斷。以從屬芯片為例來說，一般會以接收器為 MD的預設裝置，但為了節省能源，MD線路驅動器不會獲得電源供應。收到有關Read_Command之后，系統會進入時間較長的逆轉(Turn Around) 階段，讓從屬芯片的MD線路驅動器有足夠時間通電。此時，從屬芯片可以中斷MD接收器與MD線路的聯系，或干脆中斷其電源供應。
MPL 總線配置
基本的 MPL 鏈路由兩條活躍信號線路及一條信號接地回送(MG)線路組成。時鐘屬于單向信號，而且一定由主控器提供。數據信號(MD)與主控器送往從屬芯片的時鐘同步，而主控器傳送時鐘時，會同時利用兩個時鐘邊緣。這樣有助降低時鐘速率，以減低功耗、噪音及電磁干擾。MD數據信號通過半雙工的雙向線路傳送。為了支持數據輸入(讀取)的執行，數據信號可以逆向傳送。以正常的配置為例來說，處理數據輸出(寫入)時，系統不會為主控器的 MD 接收器及從屬芯片的MD線路驅動器提供供電，以便節省能源。MD 線路的逆轉(TA)時間較長，以確保線路在必要時有足夠時間通電或斷電。
目前的系統普遍采用獨特的視頻路徑及點至點的設計， MPL 的技術標準已充分考慮這兩個因素。MPL 技術采用點至點的設計，讓鏈路可以充分發揮其電子特性。此外，MPL 鏈路有自己的內部終端裝置，因此工程師可以輕易設計高性能的傳輸線路，例如，無需顧慮線頭所產生的影響。此外，需要利用 MPL 鏈路建立互連的裝置如顯示器、照相機等一般都分別設于不同的地方，因此串行的點至點鏈路比多站式或多點式鏈路更適合這些裝置采用。此外，由于 MPL 鏈路只有兩條活躍導線，因此采用多個 MPL 接口比采用并行總線更符合成本效益，而且可以節省板面空間及減少管腳數目。
MPL 鏈路的數據傳輸率
當主控器將數據傳送往從屬芯片時，LM2500/1/2 收發器可以提供高達 160Mbps的基本數據傳輸率以作支持。由于這個模式可以同時利用時鐘的兩邊，因此數據傳輸率最高可達160Mbps (每段6.25ns)，而時鐘頻率則為80MHz。因為能夠同時利用時鐘的兩邊，所以可以傳送低頻的時鐘信號，而低頻操作則有助減低電磁干擾。相較之下，單單利用時鐘的一邊，會令時鐘信號高達 160 MHz。后排通道負責將數據由從屬芯片傳送往主控器。利用后排通道傳送數據時，從屬芯片只利用時鐘的上升邊緣控制數據的進出，使從屬芯片傳送數據往主控器時，可以有較多時間按照主控器提供的時鐘頻率進行取樣。系統只要能以 80MHz 的時鐘頻率操作，后排通道便能以80Mbps的傳輸率傳送數據。
目前的數據傳輸率一般都不超過 160Mbps，但有足夠的空間可以提升至 200Mbps以至400Mbps。預計不久的將來物理層可以支持每秒高達千兆位 (Gbps) 以上的速度。但這些高速傳輸技術仍在研發中。
MPL 總線的不同階段
MPL 串行總線分為四個不同的總線階段，每一階段都由 MC 及 MD 線路的狀態決定，而其中的兩個階段有多個不同狀態可供選擇。圖表 1 “MPL鏈路的不同階段”顯示 MPL 總線的不同階段。
通電/斷電模式
采用省電模式 (關閉) 時，系統會關閉 MD 及 MC 驅動器，線路上的電流會完全中斷。主控器將傳送 A 點 12 個時鐘(t1)的 MC 線路驅動至低電平，以便通知從屬芯片建立連接。然后主控器將傳送12個時鐘(t2)的 MC 線路驅動至高電平。當低電平轉為高電平時(B點)，從屬芯片充分利用其電源供應，以便有更大的能力承受噪音干擾。最后，主控器將傳送12個時鐘(t3)的MC及MD線路驅動至穩定的低電平狀態。建立連接的階段需要36個周期才能完成。主控器直到現在才可傳送數據 (動態)，將總線閑置，或重新回到連接中斷狀態。
以圖 5 為例來說，總線閑置階段的時間長度為 t4，之后總線保持其活躍狀態，而 MD 線路的“高電平”起始位會啟動數據的傳輸 (C 點)。
有一點需要留意，當連接中斷之后，主控器便會進入省電(Power_Save)模式，而正在操作的主控器鎖相環路(PLL)會根據其時鐘來源鎖定其相位(不同的應用有不同的安排—若主機可以提供高速時鐘，便無需作此安排)。
從屬芯片也可通知主控器啟動電源。過程如下：從屬芯片先將 MD 線路驅動至邏輯低電平，直至主控器作出回應，將同樣已驅動至邏輯低電平的 MC 信號傳回為止。主控器可以檢
